Assertions ay maaari ding ma-access ang mga static na variable na tinukoy sa mga klase; gayunpaman, ang pag-access sa mga dynamic o rand variable ay ilegal. Ang mga sabay-sabay na assertion ay labag sa batas sa loob ng mga klase, ngunit maaari lamang isulat sa mga module, SystemVerilog interface, at SystemVerilog checkers2.
Ano ang uri ng SystemVerilog assertions?
Sa SystemVerilog mayroong dalawang uri ng mga assertion: agad (igiit) at kasabay (igiit ang ari-arian). Ang mga pahayag ng saklaw (pag-aari ng saklaw) ay magkasabay at may parehong syntax tulad ng mga kasabay na pahayag, tulad ng ipinapalagay na mga pahayag ng pag-aari.
Ano ang SystemVerilog assertion?
Ang
SystemVerilog Assertions (SVA) ay mahahalagang isang pagbuo ng wika na nagbibigay ng mahusay na alternatibong paraan upang magsulat ng mga hadlang, checker at cover point para sa iyong disenyo. Hinahayaan ka nitong magpahayag ng mga panuntunan (i.e., mga ingles na pangungusap) sa detalye ng disenyo sa isang SystemVerilog na format na mauunawaan ng mga tool.
Ano ang sequence gaya ng ginamit sa pagsulat ng SystemVerilog assertions?
Boolean expression na mga kaganapan na sinusuri sa loob ng isang yugto ng panahon na kinasasangkutan ng isa/maraming mga cycle ng orasan. Ang SVA ay nagbibigay ng keyword upang kumatawan sa mga kaganapang ito na tinatawag na “sequence”.
Bakit kailangan natin ng mga assertion sa SV?
Ang
SystemVerilog Assertions (SVA) ay bumubuo ng mahalagang subset ng SystemVerilog, at dahil dito ay maaaring ipasok sa mga kasalukuyang daloy ng disenyo ng Verilog at VHDL. Ang mga assertion ay pangunahing ginagamit upang patunayan ang gawi ng isang disenyo.
